« Électronique numérique : logique/Assemblage de fonctions » : différence entre les versions

====Programme VHDL et équations====

Un programme [[w:VHDL |VHDL]] comporte une partie entité et une partie architecture.

-- Commentaire VHDL

-- voici l'entité

y<=a AND b;

END truc;

Toute équation logique peut être transcrite en VHDL par ce principe. Les opérateurs logiques VHDL sont AND (ET), OR (OU), XOR (OU Exclusif), NOT (NON) sans aucune priorité. Le programme VHDL correspondant au schéma du début de ce chapitre pourra donc s'écrire :

-- voici l'entité

ENTITY et IS

y<= c OR (a AND b); -- parenthèses OBLIGATOIRES !!!

END truc;

====Programmation VHDL structurelle====

Le style de programmation structurel consiste à décrire un schéma en [[w:VHDL |VHDL]]. On appelle cela aussi décrire une [[w:Netlist|NETLIST]]. Une NETLIST est une liste des équipotentielles d'un schéma électronique, ou ce qui revient au même une liste des connexions entre circuits. Tous les outils de CAO proposant une saisie de schéma sont capables de sortir une NETLIST. Certains outils sont capables de sortir une NETLIST en VHDL.

|-

| ||

-- Commentaire VHDL

ENTITY Fct IS

i3:ou PORT MAP(e0=>e0e1,e1=>e2bar,s=>s);

END truc;

|}