« Électronique numérique : logique/Assemblage de fonctions » : différence entre les versions
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Ligne 52 :
{{Boîte déroulante|titre=Solution de l'exercice 1|contenu=
Nous appelons d et e les fils intermédiaire du schéma de gauche et f l'unique fil intermédiaire du schéma de droite. La sortie du schéma de gauche est renommée yG et celle de droite yD.
La table de vérité ci-dessous doit entrer dans la liste déroulante ci-dessus mais je ne sais pas faire pour le moment !!!}}
; Table de vérité du schéma ci-dessus
:
|- style = "background:#b3e2d1;text-align:center"
| colspan="3"|Entrées||colspan="6"|Fils et sorties
Ligne 74 ⟶ 77 :
|- style="text-align:center"
|1||1||1||1||0||0||1||1
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On constate tout simplement qu'il s'agit de la même fonction logique car yG=yD quelque soit les valeurs des entrées.
=== Retour sur le langage VHDL ===
Ligne 156 ⟶ 159 :
[[Image:Td3fig2.png]]
En remarquant que les calcul intermédiaires sont identiques pour les deux schémas, il vient si l'on nomme ces fils "d" et "e" :
; Table de vérité du schéma ci-dessus
Ligne 195 ⟶ 198 :
qui donne comme résultat <math>S_1 = \bar{z}.y.x + z.y.\bar{x} + z.y.x</math> (A ce stade on ne vous demande pas de simplifier).
Pour S2, inutile de faire un tableau de Karnaugh : <math>S_2 = z.y.\bar{x}</math>
==== Exercice 3 ====
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